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半导体

Magma设计方法解决65纳米设计复杂性

在65纳米节点,单个芯片中可容纳数亿规模的门电路。其高复杂性使层次化设计流程变得极为耗时,同时要达到良率要求也很困难。要想及时解决这些问题,高水平的IC自动化设计技术以及对流程中功耗、良率、片上变异(OCV)和多种模式的优化和分析等功能的集成也是必不可少的。
自动化和多线程技术加快层次化设计
在65纳米节点,设计师需要高度自动化的层次化设计技术,比如宏单元布局、布线通道大小的确定、Feed-Though的插入和重用功能块流程等。要想处理好这些流程和大量设计数据,设计师必须充分利用多线程计算系统。通过采用这类系统,设计师可大大加快设计进程。
设计优化技术实现低功耗设计
要创建最理想的低功耗设计,必须考虑设计流程不同阶段各要素间的折衷权衡问题,比如时序与功耗之间以及面积与功耗之间的折衷权衡问题。为了实现这一目标,工程师们需使用适合的、可与整个RTL-to-GDSII流程相集成且可应用于整个RTL-to-GDSII流程的低功耗分析和优化引擎技术。
目前,有功率意识的设计优化技术可实现这种低功耗设计。在设计早期(综合之前),RTL可以通过使用结构优化进行修正。在综合之后,有功率意识的映射技术能够用于优化网表。在设计中,时钟树功耗的降低极为重要,因为时钟树功耗最多可占到整个芯片功耗的80%%。如何以尽可能少的缓冲单元来创建时钟树是设计师面临的重要问题。
目前,市面上有很多精确的功率分析工具可供分析师使用。然而,这些工具通常是作为第三方单点解决方案提供给使用者,无法与主体设计环境紧密集成在一起。而且,这些工具在布局布线后进行修正设计缺陷的代价极为昂贵。如果这些工具能够在整个实施流程中解决功耗问题,而不仅仅是在布局布线后进行缺陷修正,设计师就能节省多则几个月、少则几周的设计时间。
良率分析和优化技术实现芯片的更好优化
隐藏在90纳米和65纳米技术良率背后的核心问题是硅片的特征尺寸(结构)远远小于用来生成这些特征的光的波长。目前解决这个问题的方法是采用分辨率增强技术(RET)对GDSII文件进行后处理。问题是,在处理GDSII文件和光掩模时,设计中的每个结构都会受到最邻近的其他结构的影响。相互之间干扰的结果将导致时序、噪声和功耗变异并最终影响良率。一般来讲,良率问题可分为四大类型:灾难性问题包括诸如缺少通孔等问题,参数问题能够保留芯片的功能性,但其功能性可能超出其额定范围,灾难性问题和参数问题的起源可以被细分为系统(特性驱动的)效应和统计学(随机)事件(见下表)。
然而,对于目前的超深次微米(UDSM)技术而言,这些良率规则不足以反映制造工艺的真实情况。为了最大限度提高良率,设计师的解决方案必须能够解决良率的四大类问题。然而,在90纳米以及更小技术节点制造环境中,现有的流程根本无法彻底解决这些问题,这是因为设计和制造一直被视为非常独立、截然不同的两个实体,大家通常采用局部解决方案来解决良率问题。
在完整的RTL-to-GDSII设计流程中,一个真正的有良率意识的解决方案应具备可提供给流程中所有工具的统一数据模型,包括从综合到布局布线、时序、提取、功耗和信号完整性分析等工具,从而让使用者能够即时、同步地访问到完全相同的设计数据。
统一数据模型应包括所有与设计相关的逻辑和物理信息,在执行期间应位于核心内存中。设计软件的各种功能单元,包括综合、布局布线引擎以及时序、延迟提取和信号完整性分析软件等,全应在该数据模型之上直接运行。由于统一数据模型可同步应用于所有设计实现和分析引擎中,因此在物理设计流程中可进行设计分析和快速制定折衷权衡决策,以实现芯片性能的更好优化。
此外,设计师通过采用有良率意识的物理实现解决方案,所有问题就可在整个流程中并行解决,而不是在布局布线后进行修正,这样就能节省多则几个月、少则几周的设计时间。
实现过程中所需的多种模式优化
为了真正解决65纳米节点的片上变异问题,实现系统必须拥有内嵌的、本征的(非基于余量的)片上变异分析和优化功能。为成功实施纳米设计,在实现过程中必须考虑到所有的时序模式和约束,并运用能够提供多模分析和优化的系统。这种优化必须与串扰和OCV同步完成,因为未包含这些物理效果的多模优化会导致时序收敛的延迟。



 


 


 


 



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