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半导体

中国工程院院士吴汉明:突破高算力瓶颈,有三条创新途径

3月15日,中国工程院院士、浙江大学微纳电子学院院长吴汉明在2021 第十九届中国半导体封装测试技术与市场年会(CSPT 2021)上发表了题为《产教融合支持交叉学科成果转化-后摩尔时代中国IC的挑战和机遇》的主题演讲。吴汉明在演讲中提出了三条可以突破高算力发展瓶颈的创新途径:三维异质集成晶圆级集成、存算一体范式、可重构计算架构。

后摩尔时代的三个挑战和三个创新途径

吴汉明指出,现在摩尔定律发展已经开始放缓,晶体管密度不能按照以往两年增加一倍的节奏发展。从制造成本上来看,在28纳米以前的工艺制造成本下降速度较快,但28纳米之后制造成本下降趋缓。性能方面,在2002年以前大概每年都可以提升52%,到2014年,每年提升降为12%。到2018年,每年性能仅能提升3.5%,所以性能提升也呈趋缓态势。

种种迹象表明,后摩尔时代已经来临,吴汉明认为这导致前端制造时将面临三个挑战:基础挑战为精密图形、核心挑战为新材料、终极挑战为良率的提升。

如何应对市场对于算力需求的提升?吴汉明表示,通过计算范式、芯片架构和集成方法等技术创新,可以突破高算力发展的瓶颈,并提出三条创新途径:一是三维异质集成晶圆级集成;二是存算一体范式;三是可重构计算架构。目前,基于TSV(硅通孔)的三维异质异构芯片已经公开发布过了;采用28纳米工艺的全球最大容量存算一体芯片,单芯片算力达到了300-500TOPS,1TOPS代表处理器每秒钟可进行一万亿次(10^12)操作;采用40纳米工艺的混合粒度可重构芯片也实现了效能全球领先。吴汉明建议,在1~2年内,将存算一体芯片和可重构计算芯片利用三维集成技术集成在一张Substrate(基底),随后在3~4年内,再通过晶圆级集成在一个大硅片上。

中国急需一条Pilot-line让交叉学科实现产业化

在谈到集成电路产教融合话题时,吴汉明指出芯片制造技术成果转化的特点,一是转让,将技术成熟、可以在生产上直接应用的成果,在其使用范围内加以应用和推广,扩大生产规模。二是转化,将实验室取得的初试成果进行研究开发和中间试验,使之变成生产上可以直接采用的成熟技术,实现大生产。就转化而言,核心在于是演示生产可行性,也就是中试环节验证,也可以认为是缺少中试的技术转化难以生产化。

集成电路器件的四大产教融合成果转化包括三维器件(FinFET)、高介电常数和金属栅(HKMG)、应变硅(Strained Si)以及源漏提升(Raised S/D)。实验室的成果通过Pilot-line(先导线)实现产业的成果转化。我国目前真正通过产教融合转化出来的还很少。吴汉明指出核心问题在于,我们缺一条Pilot-line,使得交叉学科可以开花结果,真正实现产业化。

吴汉明一直在做准备,希望筹建一个具有成套工艺线三大功能的产教融合公共平台,三大功能分别为:一是协同创新,打造设计制造一体化平台,从设计到试验再到制造,缩短研发周期;二是人才培养,从各个方面支撑新工科学院建设,让学生有机会从设计到制造,真正全方位的了解集成电路;三是生态建设,支持产业链建设,完善创新生态。吴汉明指出,成套工艺是学科交叉的手段,是成果转换的途径,也是产业水平的集中标志。目前,产教融合的浙江大学成套工艺研发线已经在建设当中,预计今年9月完成,10月开始流片。

责任编辑:许子皓


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