半导体

材料工程将成半导体微缩工艺主要驱动力量

作者:陈炳欣来源:中国电子报、电子信息产业网发布时间:2016-12-15 14:06我要评论

今年10月,三星宣布率先在业界实现了10纳米FinFET工艺的量产。与其上一代14纳米FinFET工艺相比,三星10纳米工艺可以在减少高达30%%的芯片尺寸的基础上,同时实现性能提升27%%或高达40%%的功耗降低。这是业界关于下一个工艺节点的最新消息。在此前后,英特尔、台积电也宣布了雄心勃勃的发展计划,摩尔定律依然脚步坚定地向前推进着。

结合这一趋势,应用材料公司近日举办媒体见面会,一举向媒体介绍了三款适用于先进工艺的半导体设备:精确到1纳米分辩率的Applied PROVisionTM电子束检视系统、将钨通孔接触金属化应用扩展到下一代器件的Applied Endura@VoltaTMCVD W和Centura@iSprintTM ALD/CVD SSW、以及实现原子级刻蚀精准性的Applied Producer@SelectraTM系统。未来的半导体技术仍将持续向前发展,5纳米已经在人们的讨论范围之内,材料工程技术在这个发展过程中将发挥越来越重要的作用。

10纳米及以下工艺,人们面临新挑战

尽管晶体管的微缩几乎达到极致,摩尔定律前进的步伐有所放缓,从以前的18-24个月进步一代,逐渐放慢到36-48个月进步一代,但从技术的角度看,进步步伐并没有放慢。事实上,对摩尔定律到底还能延续多长时间的争论早已有之,但是每次都因为关键性技术的变革,推动摩尔定律继续向前发展。

根据应用材料中国公司首席技术官赵甘鸣的介绍,超级结技术的发展推动了90纳米工艺的发展,应力工程技术将90纳米推进到45纳米节点,超低K技术推动了45纳米至32纳米的发展,而高K金属栅是28纳米的关键技术。

目前,半导体技术已经进入16/14纳米,以至<10纳米的时代,新的晶体管型式加上掩膜、图形、材料、工艺控制及互连等问题,加总起来导致未来半导体业将面临许多困难。

“考虑到未来器件从芯片尺寸缩小方面会受到限制,必须采用新的材料与新的器件结构及多种技术的集成。”赵甘鸣表示。在16/14纳米至7纳米区间,对于设备及工艺需要注意诸多问题,如:一切与界面相关需要精细材料工程的配合,薄膜淀积可以采用原子层淀积(ALD)或者选择性薄膜,甚至与晶格匹配的工艺,采用干法,选择性去除及直接自对准方法来定义图形。也就是说,目前的关键技术与接触区的创新、新型互连材料密切相关。

至于未来,到了5纳米以下,人们则需要突破SiGe通道或者栅绕式结构的技术挑战。Intel公司提出下一代晶体管结构——纳米线FET,一种晶体管的一面让栅包围的FinFET,也被称作为环栅FET,并己被国际工艺路线图ITRS定义可实现5纳米的工艺技术。届时产业界将面临更多的难题,有物理上的、也有灵敏度上的要求,引入新的技术与材料不可避免。

“随着半导体技术的演进,材料工程将成为未来微缩工艺技术的主要驱动力量。”赵甘鸣指出。

应用材料公司密集发布面向先进工艺设备

针对这一趋势,在媒体见面会上,应用材料公司一举向媒体介绍了三款面向10纳米、7纳米工艺节点的产品。

根据应用材料中国公司资深工艺经理李文胜的介绍,随着半导体技术迈入10纳米、7纳米节点,半导体器件的结构和缺陷越来越小,普通的光学分辨仪器已无法检测,多重图形技术又带来了大规模的测量需求,而3D结构却很难使缺陷被检测到。为了解决这些问题产业界开始采用电子束检测设备解决这些挑战。

针对这一需求,李文胜表示,新推出的PROVisionTM电子束检视系统可以提供精确到1纳米的分辨率,同时与现有的电子束热点检测工具相比,检测速度提高3倍,可确保在整个产品生产周期中对影响性能和良率的缺陷进行准确的表征、预判和识别。

应用材料中国公司资深工艺工程师吴桂龙介绍了接触区的材料工程上的创新进展。在早先的技术节点中,由于器件尺寸较大,能采用成核及平整化化学气相沉积CVD)技术进行(W)填充。如今,由于插塞处的超小开口很容易发生悬垂现象,薄膜表面均匀生长的共形阶段可能在填充完成前就关闭或夹断,从而留下孔洞。即使没有孔洞,由于填充物从侧壁生长,在共形沉积时必然会在中间形成中心缝隙问题。

在此过程中,接触区是晶体管性能提升的重要瓶颈,也是影响良率的主要因素。如何应对接触通孔体积缩小的挑战,吴桂龙表示,应用材料公司新推出的Endura@VoltaTM CVD W是10年来首个用于钨填充的新型衬底层,采用钨填充可将阻挡层和衬垫层合二为一,钨填充宽度增加三倍,达到15纳米临界尺寸,同时简化工艺流程,有效降低了钨薄膜的电阻(可使接触电阻最多降低90%%),提升晶体管性能。

同时采用Applied Centura@iSprintTMALD/CVD进行抑制缝隙型钨填充,可能生成自下而上的填充,而不会产生缝隙和孔洞问题。对成核层的上部区域进行特殊的预处理可促成钨自下而上生长,从而尽可能减少因夹断而造成的孔洞或接触区缝隙的产生。

赵甘鸣还介绍了应用材料公司在刻蚀技术上的进展,可实现原子级的精确刻蚀。随着先进微型芯片的结构日益复杂,3D逻辑芯片和存储芯片尺寸持续缩小,一个重要壁垒是在一个多层结构中有选择地清除某一特定的材料,而不破坏其他材料。

“传统的湿法刻蚀容易破坏高深宽比器件,无法穿透小尺寸器件。传统的干法刻蚀缺管极端选择性,且横向刻蚀控制能力不足。应用材料公司新推出的SelectraTM系统能在不损伤其他物质的前提下有选择地清除目标材料,对图案化和3D结构至关重要。”赵甘鸣表示。SelectraTM系统适用于FinFET、栅绕式(GAA)、3D NAND及DRAM器件,实现FinFET器件的原子级刻蚀精准性,可支持10纳米以下的FinFET器件;均匀的侧向刻蚀可适用于3D NAND器件;对DRAM和GAA器件可实现无损伤清除。


责任编辑:陈炳欣
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