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半导体

Design Compiler 2010将综合和布局及布线的生产效率提高2倍

实现了与布局和布线检测5%%的关联度,以及在多核技术上的2倍速更快的运行时间


美国加利福尼亚州山景城,2010年4月6日—— 全球领先的半导体设计、验证和制造的软件及知识产权(IP)供应商新思科技有限公司(Nasdaq:SNPS)日前宣布:该公司在其Galaxy™设计实现平台中推出了最新的创新RTL综合工具Design Compiler® 2010,它将综合和物理层实现流程增速了两倍。为了满足日益复杂的设计中极具挑战性的进度要求,工程师们需要一种RTL综合解决方案,使他们尽量减少重复工作并加速物理实现进程。为了应对这些挑战,Design Compiler 2010对拓扑技术进行扩展,为Synopsys旗舰布局布线解决方案IC Compiler提供“物理层指引”;将时序和面积的一致性提升至5%%的同时,还将IC Complier的布线速度提升了1.5倍。Design Compiler 2010的这一项新功能使RTL工程师们能够在综合环境中进行布局检测,从而可以更快地达到最佳布局效果。此外,Design Complier采用可调至多核处理器的全新可扩展基础架构,在四核平台上可产生两倍提升综合运行时间。


“缩短设计时间和提升设计性能是确保我们市场竞争力的关键。”瑞萨科技公司DFM和数字EDA技术开发部门部经理Hitoshi Sugihara说:“借助拓扑技术在物理层指引中的全新延展,我们看到了Design Compiler设计综合器和IC Compiler芯片编译器之间差异在5%%以内的一致性,使IC Compiler上实现了高达2倍速的更快布局和更好的设计时序。我们正在采用Design Compiler中这项技术创新,将我们的重复工作降到最低,同时在更短的设计周期内达到我们的设计目标。”


为了减轻今天巨大的上市时间压力,Design Compiler 2010对拓扑技术进行扩展,进一步优化了与IC Compiler的关联,将紧密关联度拉至5%%。在综合过程中应用了额外的物理层优化技术,并且创建了物理层指引并将其传递到IC Compiler,从而简化了流程,并将IC Compiler的布局速度提升了1.5倍。Design Compiler 2010也为RTL设计师们提供了在综合环境内部进入到IC Compiler进行布局规划的功能。按下按钮后,设计师们就能够进行布局的调整,确保他们尽早识别和修复布局问题和获得更快速的设计收敛。


“在过去的几年里,我们使用Design Compiler的拓扑技术来发现和修复综合过程中的设计问题,使我们可充分预见实施结果。” 瑞昱半导体(Realtek)公司研发中心的常务副总监Shih-Arn Hwang说:“我们看到Design Compiler 2010的综合结果与物理层结果实现了紧密相关,同时它将IC Compiler的布局速度提升了1.5倍。这种综合和布局之间的紧密关联以及更快的运行时间正是我们在65nm及更小工艺技术中,减少重复工作和显著缩短设计进程所需要的。”


采用一种全新可扩展架构设计的Design Compiler 2010在多核计算服务器上可将运行速度显著提高。它采用一种优化的分布式原理和多线程并行技术方案,运行在四核计算服务器时可达到平均2倍速的更快运行时间,同时实现综合结果的零误差。


“我们一直致力于提升Design Compiler,以帮助设计师们缩短设计周期和提高生产效率。”Synopsys设计实现产品集团高级副总裁兼总经理Antun Domic说:“自从拓扑技术推出以来,逻辑综合对于包含物理层实现在内的设计收敛加快的影响显著增长。Design Compiler 2010继续延续着这种趋势,将重复工作明显减少并降低了物理层实现的运行时间。我们已经实现了这个目标,并大大更新了我们的软件架构以充分利用最新的处理器架构。”



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