半导体

半导体巨头推动工艺研发进程 32纳米芯片接近实用

作者:吴康迪来源:中国电子报发布时间:2008-12-16 10:48我要评论




 


国务院发展研究中心国际技术经济所研究员吴康迪

遵循“摩尔定律”的指引,全球半导体巨头正迈向32纳米工艺;不过,其研发策略却各不相同。
全球32纳米芯片微细技术开发主要有3个阵营,参加单位数目最多的是IBM阵营,其次是英特尔公司,第三是日本公司,此外还有中国台湾地区的台积电、欧洲比利时微电子中心IMEC等。

英特尔技术业界领先

2007年9月,英特尔公司领先业界在“开发者论坛”首次展出了32纳米工艺的测试用硅圆片。该硅圆片用于测试器件性能和试验新工艺是否合理,并非实际的逻辑电路。一般来讲,只有生产出可实用的SRAM(静态随机存取存储器)器件之后才能代表工艺基本成熟。按照英特尔公司“钟摆策略”,2009年他们将推出32纳米工艺的微处理器并且投入批量生产。该微处理器开发代号为Westmere。
英特尔公司的特点是凭借雄厚的研究资金,开发最先进的32纳米工艺。2007年英特尔开发的第一代32纳米技术主要内容为基于金属铪的高温下使用的高介电率绝缘层工艺及金属栅极技术。
2008年,英特尔已开发出了第二代用于32纳米工艺的高介电绝缘介质/金属栅极技术。在业内率先量产高介电绝缘介质/金属栅极芯片的英特尔,研究出在高温退火后形成栅极的新工艺,避免了高温对栅极的影响。采用第二代32纳米工艺制造的芯片可集成19亿个晶体管。英特尔的32纳米测试芯片为逻辑集成系统芯片和SRAM。
参与英特尔研发的有美国美光科技公司,他们已共同开发成功采用34纳米工艺技术的多值NAND型闪存。从2008年下半年开始量产的产品是容量为32Gbit的多值NAND型闪存,可用于SSD(固态硬盘)。据美光存储器部门副总裁BrianShirley称,该芯片“在量产品中是数位密度最高的存储器”。

  IBM阵营突飞猛进

IBM阵营的特点是在基本不改变传统工艺的基础上开发通用的32纳米技术。与IBM共同开发32纳米节点的标准CMOS工艺技术的有7家大型半导体公司:美国AMD、美国飞思卡尔半导体、德国英飞凌、韩国三星电子、意法半导体、新加坡特许半导体和日本东芝。日本NEC和日立公司也先后加入了这一研发队伍。经过一年多的合作开发,2008年,IBM阵营推出了32纳米体硅CMOS通用制造平台“CommonPlat-form”。该通用制造平台的工艺采用高介电率栅极绝缘介质和金属栅极。通过使用高介电率绝缘介质材料和金属栅极,可使器件性能提高约35%%,功耗降低约50%%。
IBM的工程师使用了“高介电率绝缘介质先制栅极(High-KGate-First)”的新工艺。在栅极工艺中,如果在形成栅极的高温退火工序之前采用High-K/金属栅极,那么金属受到高温的影响,会导致栅极工作参数变化,使晶体管特性劣化。IBM阵营开发出了节电型和高速型两种32纳米器件的批量生产技术,并且有把握将这些标准工艺技术延伸至22纳米。IBM阵营所开发的工艺要尽可能采用传统工艺并且不大幅增加成本。为降低成本,其节电型没有采用成本稍高的应变硅技术。
IBM的高K/金属栅可以将低功耗氧化层厚度降低约10埃,这样反型层厚度(Tinv)可以达到14埃。更薄的栅氧化层厚度提高了性能,可以将栅长降低到30纳米,同时还可将SRAM的电压最小值保持在优化的量级,可以将接触孔靠得更近而不用担心出现短路的危险。
2008年4月,IBM宣布可以让客户开始进行32纳米的设计。从2008年9月开始,IBM的32纳米通用制造平台已正式开始“流片”试生产。已试制成功SRAM、NOR和NAND闪存以及其他逻辑电路。如采用IBM的32纳米低耗电工艺试制出了ARM处理器内核“Cortex-M3”,该试制芯片名为“Cassini”。基于通用平台的32纳米工艺将从2009年年底开始批量生产。
IBM公司和英国ARM公司于2008年10月采用IBM阵营的体硅CMOS通用制造平台“CommonPlatform”,共同开发专门用于32纳米、28纳米工艺的经过最优化的物理IP。他们在进行32纳米、28纳米工艺技术开发的同时,合作完成器件版图即物理IP的优化布局。这样,可充分发挥出制造工艺的特长,提高器件的质量和可靠性。
另外,ARM的物理IP业务的竞争者——— 美国VirageLogic公司也于2008年10月在美国发布了32纳米商用物理IP的专用化技术。
笔者认为,在此全球金融危机之际,IBM等公司在基本采用传统芯片工艺基础上开发新一代尖端工艺和技术的思路值得大力提倡。特别是在硬件上无法实现时,充分发挥软件技术的优势,软硬结合开拓新的发展途径。IBM等公司的实践说明,通过强强联手,软硬结合,充分发掘现有设备和技术的潜力,这是当前形势下先进技术开发的一条康庄大道。

台积电关注低成本工艺

台积电已开发成功不需要采用高电介质栅极绝缘介质和金属栅极的32纳米技术工艺。这种低成本的32纳米工艺采用了45纳米工艺中使用的SiON栅极绝缘介质。用其可生产模拟和数字的集成系统芯片。在此基础上,2008年10月,台积电公布了其28纳米的工艺,该工艺有面向低功耗集成系统的的SiON栅极绝缘介质技术和面向高功能集成系统的高介电率栅极绝缘介质/金属栅极技术两种。低功耗型适用生产手机的基带LSI和应用处理器等。与该公司40纳米工艺的低功耗型产品相比,栅极密度增加了一倍,工作速度最大可提高50%%。功耗在工作速度相同的条件下可降低30%%~50%%。高功能型适用制造微处理器、图形处理器和FPGA等通用器件。与该公司40纳米工艺的高功能型相比,在功耗相同的情况下,栅极密度为2倍,工作速度提高30%%以上。参加台积电研发的有与其合作多年的美国德州仪器公司。
应指出的是,台积电开发的SiON栅极绝缘介质32纳米节点技术,相比高介电率栅极绝缘介质/金属栅极工艺,可减少栅极电容从而降低器件功耗,但其缺点是器件漏电流没有显著降低。台积电认为,面对更加重视降低运行时功耗的用途,例如手机等便携产品时,与可减少漏电流的高介电率栅极绝缘介质技术相比,SiON栅极绝缘介质技术具备优势。
台积电在2008年10月横滨举行的技术研讨会上宣布,预计2010年初开始量产的28纳米工艺仍将采用液浸ArF光刻。

  日本公司注重批量生产

此外还有日本公司,限于财力,他们主要开发32纳米节点的批量生产工艺和Know-How(技术诀窍)。
由日本各半导体厂商联合出资组成的先进集成电路的开发组织Selete(半导体尖端技术)已初步开发成功32纳米大规模集成电路的制造工艺。其要点有三:一是开发出了在更微细线宽条件下的防漏电的新型电极材料;二是防止重叠配线层之间相互影响的层间绝缘材料;三是开发了新电极材料,加速了32纳米半导体技术的实用化研究。
防漏电的新电极材料是用于控制晶体管的栅极。传统的晶体管的栅极材料采用的是多晶硅,为了绝缘,在多晶硅周围使用了氧化硅。然而随着器件的微细化,这会产生漏电流过大的问题。为解决这一问题,经试用多种材料后,Selete和日立公司确定采用TiN作为栅极。传统的集成电路分为pMOS和nMOS两种。经试测,TiN对于这两种集成电路均适用,即采用TiN后,有效地防止了漏电流。
绝缘材料采用了硅酸铪Hf(HafniumSilicate)。对于nMOS掺杂氧化镁,对于pMOS掺杂氧化铝。如果pMOS和nMOS采用相同的金属栅材料,则可简化工艺和降低制造成本。此外,所开发的32纳米器件,将通、断电压降低了0.2伏。由此,可期待该器件适于高速工作。
早稻田大学和物质材料研究所合作开发成功了用于32纳米半导体的新材料。这种材料由合金和炭组成,其可使器件稳定工作并且大幅度降低功耗。
NEC公司发布了通过降低层间绝缘膜的介电率实现包括层间绝缘膜的任何层都可连续成膜的32nm工艺的布线技术。
日本富士通开发出了不使用金属栅极材料的32纳米工艺CMOS技术,可降低生产成本。

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22纳米工艺已实现突破


由于IBM阵营集中了全球主要半导体公司,通过合作,在22纳米工艺开发上进展迅速。2008年8月,他们首先发布了在美国Albany纳米技术研究室试制成功的22纳米SRAM芯片。其工艺技术有以下7个特点:高介电率栅极绝缘层/金属栅极,栅极长度小于25纳米的晶体管,薄隔离层,新的离子注入方式,尖端退火技术,超薄硅化物,镶嵌Cu触头。该芯片光刻采用了高数值孔径(high-NA)的液浸光刻技术。
特别值得指出的是,与32纳米工艺一样,IBM阵营的22纳米工艺对传统芯片工艺并不做大的变动。这不仅降低了技术难度,而且可大幅度减少生产成本。基于此,IBM阵营最近宣布,其在22纳米工艺上已领先于英特尔公司。
有关专家指出,制约芯片微细工艺进展的难点主要是光刻技术。新一代光刻在技术上要求高,制造设备的成本极高,绝大多数公司无力单独承担。而IBM公司的22纳米工艺,主要是在光刻上有重大突破。其使用了MentorGraphics公司计算缩微光刻技术,利用现有的缩微光刻工具并通过大量的并行计算来生产,将目前的设备加以改进,便可完成22纳米芯片的光刻工作。计算缩微光刻是种新的技术思路和尝试,其核心是利用软件对整个工艺设计进行优化。

责任编辑:电子信息产业网
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